Şekil 1: JFET sembolleri
P kanal JFET ile N kanal JFET’in çalışması aynı olup beslemelerin polariteleri ile N ve P maddelerin yerleri değişmektedir.
Ortadaki N maddesinin bir ucu D (drain – akaç), diğer ucu ise S (source – kaynak) olarak adlandırılır. Ortadaki bu parça aynı zamanda kanal – channel olarak adlandırılır. Kanalın alt üst kısımlarındaki P tipi parçalar birleştirilmiş olup G (gate – kapı) olarak adlandırılır.
Şekil 2
Şekil 2’ye bakarsanız VDD kaynağının negatif ucu source ucuna, pozitif ucu drain ucuna bağlanmıştır. Bu nedenle akacak olan ID akımı “drain”den “source”a doğrudur. VGG kaynağının eksi ucu P maddesinden yapılmış olan “gate”e, artı ucu ise “source”a bağlanmıştır. Yani gate ve kanal ters polarmalanmıştır. Bu sebepten gate akımı IG=0 olacaktır.
Şimdi VGG geriliminin 0V olduğunu düşünelim. O zaman VDDgerilimının oluşturduğu akım ID, drainden sourceye doğru ve maksimum olarak akacaktır. ID akımını sınırlayan sadece kanalın kesitidir. Bu kesit ya da hacim de kadar büyük olursa ID akımı da o kadar büyük olarak akacaktır.
Şimdi VGG gerilimını biraz pozitif olarak artıralım. O zaman P maddesinden yapılmış gate ile N maddesinden yapılmış olan kanal ters polarmalanacaktır. P maddesindeki boşluklar VGG kaynağından gelen elektronlarla doldurularak gate etrafında (p maddesi etrafında) bir yayılma alanı yaratacaktır.
Şekil 3
Gate ile source arasında sadece VGG gerilim kaynağı olduğu için gate – source arasında sadece VGG nin yarattığı ters polarizasyon, gate ile drain arasında VGG + VDD kaynağı olduğu için source – drain arasındaki ters polarizasyon VGG + VDD kadar olacaktır. Bu sebepten yayılmanın profili source tarafında daha az, drain tarafında daha fazla olacaktır. Bu yayılma kanalı daralttığı için ID akımı azalacaktır. VGG gerilimını daha da arttırırsak alan iyice yayılarak bütün kanalı kapatır ve ID akımı sıfır olur. ID akımını sıfır yapan VGG gerilimine Pinchoff gerilimi Vp denir.
VGS gerilimini Vp geriliminin biraz altında sabit tutalım. VDS gerilimini sıfırdan itibaren yavaşça artıralım. Bu durumda kanal bir miktar açık olduğu için ID akımı sıfırdan itibaren biraz yükselecektir. VDS gerilimini artırdığımızda ID akımı da doğrusal olarak artacaktır. Bu durum yani ID akımının doğrusal olarak artması VDS geriliminin, VGS ile Vp nin farkına eşit olduğu (VDS = VGS – Vp) değere kadar devam eder. VD gerilimi daha da arttırılırsa (VDS >= VGS – Vp) kanal genişliği VDS gerilimine bağlı olarak ve aynı oranda daralır. Ya da bu kritik değerden sonra kanal direnci VDS gerilimi ile aynı oranda artar. Sonuçta VDS gerilimi bu kritik değerden sonra ne kadar arttırılırsa arttırılsın ID akımı sabit kalır ve ID akımı VGS gerilimi ile kontrol edilir.
Eğer VGS gerilimini sıfır yaparsak, VDS gerilimi Vp değerine kadar yükseltilirse kanal genişliği minimum değerine ulaşır. Bu durumdaki ID akımına doyum akımı ya da IDSS akımı denir. IDSS ile ID akımı arasındaki bağıntı:
ID = IDSS (1 – (VGS / Vp)2 )
Şekil 4’teki birinci bölge SABİT DİRENÇ bölgesi olarak tanımlanır. Bu bölgede VDS değeri küçüktür. Bu çalışma durumunda KANAL DİRENCİ “gate”e uygulanan TERS BAYAS gerilimi ile kontrol edilir. Bu uygulamalarda JFET Voltaj Kontrollü Direnç olarak çalışır.
Şekil 4
İkinci bölge SABİT AKIM bölgesi olarak tanımlanır. Bu bölgede VDS değeri büyüktür. ID akımı gate gerilimine bağlı olarak değişir, VDS değerinden bağımsızdır. Sabit akım bölgesi BJT transistörün CE bağlantısına benzer. Aralarında tek fark vardır. BJT Transistörde IC akımı IB AKIMININ fonksiyonudur. JFET Transistörde ID akımı “gate”e uygulanan GERİLİMİN fonsiyonudur.
JFET in ID akımını veren formül:
ID = IDSS (1 – (VGS / Vp)2 )
Bu formülün sabit akım bölgesi için çizimine JFET TRANSFER KARAKTERİSTİĞİ denir. Şekil 5 buna bir örnektir.
Şekil 5
Bu örnekte IDSS akımı 5mA, Vp gerilimi -4V olarak çizilmiştir. Şekildeki transfer eğrisi görüldüğü gibi doğrusal DEĞİLDİR. Bu nedenle, örneğin VGs giriş gerilimi -3V dan -2V a getirildiğinde ID akımı yaklaşık 1mA değişir. Fakat VGs giriş gerilimi -2V dan -1V a getirildiğinde ID akımındaki değişiklik 2mA olacaktır.