JFET ‘in Polarmalandırılması

Güncelleme 16/08/2024

a) Sabit Polarma

Şekil 1 (a) ve (b) ‘deki gibi kullanılan JFET devrelerine sabit (fixed) polarmalı devreler adı verilir. Çünkü, gate ve source uçları arasına VGG gibi sabit bir güç kaynağı kullanışmıştır. n-kanallı JFET ‘in gate terminaline, VGG ‘nin (-) kutbu; p-kanallı JFET ‘in gate terminaline ise (+) kutbu  irtibatlandırılmalıdır. Dikkat edilmesi gereken başka bir husus, n kanallı JFET ‘in drain terminaline VDD güç kaynağının (+) ucu, p-kanallıda ise (-) ucu uygulanmalıdır.

Şekil 1 (b)’deki devreler yükselteç olarak kullanılabilir. Yükseltilecek sinyal C kuplaj kondansatörü vasıtasıyla JFET ‘in gate ‘ine uygulanır. JFET ‘in drain ucundan ise sinyal yükseltilmiş olarak alınır. Devrede source terminali, hem giriş hem de çıkış için ortak kullanıldığı için devrenin adı da Source ‘u Ortak Yükselteç ‘tir. Emiteri ortak yükselteç devresine benzer. Emiteri ortak yükselteçte giriş transistörün beyzine uygulanırken, çıkış kollektörden alınır.

Bu devrelerde gate-source terminalleri VGG güç kaynağı ile ters bayaslanmıştır yani polarmalandırılmıştır. VGG kaynağı JFET ‘i öngerilimleyecek VGS gerilimi sağlar. Fakat, VGG kaynağından akım çekilmez.

RG direnci, C kuplaj kondansatörü üzerinden uygulanacak herhangi bir AC sinyalinin RG üzerinde arttırılmasını sağlamak için eklenmiş olup, AC sinyalin RG üzerinde artmasıyla birlikte RG direnci üzerindeki DC gerilim düşümü,

VRG = I.R = 0 Volt olur.

Gate – Source gerilimi (VGS) ise,

VGS = VG – VS = VGG – 0 = VGG olarak bulunur.

Drain akımı;

ID = IDSS [1-(VGS/VP)]2 formülü ile bulunabilir.

Drain akımı, RD direnci üzerinde bir gerilim düşümüne sebep olup, değeri, VRD = ID.RD ile bulunur.
Şekil 1 (a) ‘daki devrede sadece drain-source kısmını göz önüne alırsak, devre şekli aşağıdaki gibidır

Şekil 2 ‘deki devre çıkış, drain terminalinden alınmış olup Şekil 1 ‘deki devreden herhangi bir farkı yoktur. Devreye tatbik edilen voltaj, elemanların üzerine düşen voltajların toplamına eşit olduğundan;

VDD = ID.RD+VDS ‘dir. Burada VDS değeri aynı zamanda çıkış voltajı (Vo) olduğu için;

VDS = VDD-ID.RD formülü bulunur.

Bunun, transistörlerdeki VCE = VCC-IC.RC formülünden de hiç farkı yoktur. Bu formülden drain akımını çekersek;

ID.RD = VDD-VDS

ID = (VDD-VDS)/RD formülü bulunur.

Acaba, JFET devrelerindeki RD drain yük direncinin görevi nedir? (Transistörlü devrelerdeki, RC kollektör yük direnci için de geçerli)

Çıkıştan alınan voltaj, VDS = VDD-ID.RD idi.

RD direnci olmasaydı;

VDS = VDD-ID.RD/0 ; RD=0

VDS = VDD olurdu. Yani, çıkıştan alınan voltaj, daima VDD güç kaynağı değerine eşit olacaktı. Girişte yükseltilmek üzere bir AC sinyal uyguladığımız halde, çıkıştan VDD güç kaynağının değerini görecektik. Dolayısıyla yükselteç devresi, yükselteç gibi çalışmayacak girişine uygulanan sinyalleri yükseltmeyecekti.

b. Gerilim Bölücü Dirençli Polarma Gerilim bölücü dirençli polarmaya geçmeden önce kendinden (Self) polarmalı devreleri anlatmakta fayda vardır. Self polarmalı devrelerde ikinci bir VGG gibi kaynağa gerek yoktur. Gate-source gerilimini sağlamak için source direnci (RS) kullanılır. RS direnci, transistörlü yükselteçlerde RE direncine benzer. Self polarmalı JFET devresi Şekil 3 ‘te gösterilmiştir. RG gate direnci, RS source direnci, RD ise drain direncidir. Transistörlü yükselteçte;RG –> RB , RS –> RE , RD –> RC veya RL ‘nin karşılığıdır.

Şekil 3 ‘teki devrede devre tek bir kaynaktan beslenmekte olup, bu kaynak VDD ‘dir. Bu devrede gate-source üzerinden hiç gate akımı akmayacağından IG = 0 ‘dır. Bu nedenle kapı gerilimi;

VG = IG.RG = 0.RG = 0 Volt ‘tur.

Drain akımı ile source akımı birbirine eşit olduğundan (ID = IS), source ile şase arasındaki gerilim VS, RS direnci üzerindeki gerilim düşümü kadardır. Source ‘daki gerilim;

VS = ID.RS olur.

Gate-source gerilimi;

VGS = VG-VS = 0-ID.RS

VG = -ID.RS olur.

Bu özet bilgilerden sonra gerilim bölücü dirençli polarmaya geçebiliriz

Şekil 4 ‘deki devrede, gate gerilimi RG1 ve RG2 gerilim bölücü dirençler tarafından belirlenir. RG1 ve RG2 dirençlerinin bağlandığı noktadaki gerilim aynı zamanda gate gerilimidir. RG1 ‘den geçen akım RG2 ‘den de geçer. G noktasındaki VG gate gerilimi;

VG = RG2 / (RG1+RG2).VDD kadardır. Buradaki VDD / (RG1+RG2) aynı zamanda RG1 ve RG2 voltaj bölücü dirençlerden geçen akımdır. Bu akımı RG2 değeri ile çarparsak RG2 direnci üzerine düşen gerilimi buluruz. RG2 üzerindeki gerilim de VG gate voltajına eşit olur. JFET öngerilimi,

VGS = VG-VS = VG-ID.RS olur.

Devrenin drain-source halkası gözönüne alınırsa Şekil 5 ‘deki gibi bir şekil elde edilir.

Şekil 5 ‘deki devrede Kirchhoff ‘un gerilimler kanununu uygularsak;

VDD = ID.RD+VDS+ID.RS olur.

Fakat buradaki VDS, JFET ‘in drain-source voltajını gösterip, çıkış voltajını göstermez. Çünkü bu devrede çıkış, JFET ‘in drain ucu ile şase arasından alınır. Formülü düzenlersek;

VDD = ID (RD+RS) + VDS olur. Drain akımı ise;

ID (RD+RS) = VDD-VDS

ID = (VDD-VDS) / (RD+RS) olarak bulunur.

Bu formüllere göre drain voltajı yani çıkıştan alınan voltaj,

VD = VDD-ID.RD