JFET KARAKTERİSTİKLERİ

Güncelleme 16/08/2024

İlk olarak gate-source voltajı sıfır (VGS=0 V) olarak alınır. Bu voltaj değeri gate ucunu source ucuna bağlayarak elde edilir.

Şekil 1.(a) da olduğu gibi her iki uçta toprağa bağlanır. VDD (yani VDS) 0 volttan itibaren artarken ID akımı da belli oranda artacaktır, Şekil 1.(b) deki grafiğin A ve B noktaları arasında gösterildiği gibi. Bu bölgede kanal direnci sabittir çünkü fakirleşmiş bölge yeterli etkiye sahip olacak kadar büyük değildir. Bu bölge direnç bölgesi olarak adlandırılır çünkü VDS ve ID ohm kanunuyla bağlantılıdır.

Şekil 1. Bir JFET’in VGS = 0 V için drain karakteristiği

Şekil 1.(b) de B noktasında eğim sıfırdır ve ID akımı sabittir. VDS gerilimi B noktasından C noktasına artarken, gate-drain ters kutuplama voltajı (VGD), VGS gerilimindeki artışı dengeleyecek kadar büyük bir fakirleşmiş bölge oluşturur, böylece ID akımı sabit tutulur.

Pinch-OFF Gerilimi

VGS = 0V için, ID akımının sabit hale geçtiği Şekil 1.(b) deki eğride B noktası VDS değerine pinch-off gerilimi (VP) denir. Herhangi bir JFET için, VP sabit bir değerdir. Görüldüğü gibi, pinch-off geriliminin üzerinde VDS’nin sürekli artışı hemen hemen sabit bir drain akımı sağlar. Drain akımının bu değerine (gate kısa devre iken drain ucundan source ucuna olan akım) IDSS denir ve bütün JFET’ler için ayrıca belirtilir.

IDSS, JFET’in ilave bir devre olmaksızın üretebildiği maksimum drain akımıdır ve bu değer her zaman VGS = 0 V için belirtilir. Şekil 1.(b) deki grafiğe bakılırsa,VDS deki artışla beraber ID akımının çok hızlı artmaya başladığı C noktasında bir kırılma oluşur. Bu kırılma, telafisi mümkün olmayan zararlara sebep olur. Bundan dolayı JFET’ler her zaman kırılma geriliminin altında ve sabit akım bölgesinde (grafikteki B ve C noktaları arasında) çalıştırılır.

ID AKIMININ KONTROLÜ

Şekil 2.(a) da gösterildiği gibi gate ile source arasına VGG kutuplama kaynağını bağlayalım. VGS gerilimi, VGG kaynağının ayarlanmasıyla daha negatif değerlere çekilirken, drain karakteristikleri Şekil 2.(b) de olduğu gibi elde edilir. Dikkat edilirse, VGS gerilimi daha negatif değerlere arttırılırken ID akımı azalır. Ayrıca, VGS deki her artış için JFET, VP değerinden daha küçük VDS gerilimlerinde pinch-off noktasına (sabit akımın başladığı bölge) ulaşır. Böylece drain akımının miktarı VGS tarafından kontrol
edilmiş olur.

Şekil 2. VGS daha negatif değerlere arttırılırken daha düşük VDS geriliminde pinch-off oluşur

KESİM VOLTAJI

ID akımını yaklaşık sıfır yapan VGS gerilimine kesim (cutoff) voltajı, VGS(off) denir. JFET, VGS=0 ve VGS(off) değerleri arasında çalıştırılmalıdır. Bu aralıktaki gate-source gerilimleri için, ID akımı, maksimum değer olan IDSS’den minimum değer olan sıfır arasında değişecektir.

N-kanal JFET için, daha negatif VGS gerilimi, sabit akım bölgesinde daha küçük ID akımı oluşturacaktır. Eğer VGS yeteri kadar büyük bir negatif değer ise, ID akımı sıfıra düşecektir. Bu kesim etkisi, Şekil 6 da gösterildiği gibi, fakirleşmiş bölgenin, kanalın tamamen kapandığı noktaya kadar genişlemesiyle oluşur.

Şekil 3. Kesim anında JFET

P-kanal JFET’in çalışması da aynen n-kanal JFET’te olduğu gibidir, farklı olarak sadece negatif bir VDD ve pozitif bir VGS gerilimine ihtiyaç duyar.

JFET GİRİŞ DİRENCİ VE KAPASİTESİ

JFET, gate-source ekleminin ters kutuplanmasıyla çalışır. Bundan dolayı, gate ucundaki giriş direnci oldukça yüksektir. Bu yüksek giriş direnci, JFET’in bipolar transistörlere karşı bir avantajıdır (bipolar transistörler doğru yönde kutuplanmış beyz-emiter eklemine sahiptir).

Giriş direncini hesaplamak için genellikle kataloglarda verilen belirli bir gate-source voltajındaki ters akım değeri, IGSS, kullanılır ve aşağıdaki formülle hesaplanır.

JFET’in giriş kapasitesi, Ciss, bipolar transistörden daha büyüktür çünkü ters kutuplanmış pn eklemiyle çalışmaktadır.